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| -- 作者：wangxinxin -- 發(fā)布時(shí)間：2010-11-12 13:36:22 -- 基于狀態(tài)機(jī)和流水線技術(shù)的3DES加密算法及其FPGA設(shè)計(jì) 的輸入是28位的，所產(chǎn)生的三個(gè)56位密鑰并不是同一時(shí)間提供給3DES的，相互之間有16個(gè)時(shí)鐘的延時(shí)，這樣可以保證修改密鑰后并不影響先前流水線的工作。再加上輸入、輸出接口就構(gòu)成了該設(shè)計(jì)的總體結(jié)構(gòu)，如圖5所示。限于圖的大小，不影響理解的部分信號(hào)沒有畫出。加/解密的流程是先輸入六組28位的密鑰，然后就可以發(fā)送需要加/解密的數(shù)據(jù)了，中間可以有間斷，如果需要更改密鑰，也是先輸入改后的密鑰，再輸入數(shù)據(jù)，可實(shí)時(shí)更改，無需等到流水線中最后一組數(shù)據(jù)加/解密完成。 本設(shè)計(jì)在ALTERA公司的Quartus II環(huán)境下用VHDL、Verilog HDL實(shí)現(xiàn)設(shè)計(jì)輸入，采用同步時(shí)鐘，成功編譯、綜合、適配和仿真，并下載到Stratix系列FPGA芯片EP1S25F780C5中。在綜合的過程中用邏輯鎖等技術(shù)進(jìn)行了優(yōu)化。消耗邏輯單元16250個(gè)，設(shè)計(jì)時(shí)鐘頻率可達(dá)95.07MHz [此貼子已經(jīng)被作者于2010-11-17 12:01:03編輯過]
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