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<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly;"><b style="mso-bidi-font-weight: normal;"><span style="FONT-SIZE: 14pt; COLOR: black; FONT-FAMILY: 宋體;">一、<span style="mso-bidi-font-weight: bold;">培訓時間、地點<span lang="EN-US">:</span></span></span></b><span lang="EN-US" style="FONT-SIZE: 14pt; COLOR: black; FONT-FAMILY: 宋體;">2天,上海 2009年8月29-30日，8月28日報到；<b style="mso-bidi-font-weight: normal;">
    
</b></span>

<p class="MsoNormal" style="MARGIN: 0cm 0cm 0pt; LINE-HEIGHT: 13pt; mso-line-height-rule: exactly; mso-element: frame; mso-element-frame-hspace: 9.0pt; mso-element-wrap: around; mso-element-anchor-vertical: paragraph; mso-element-anchor-horizontal: margin; mso-element-left: -3.6pt; mso-element-top: 4.7pt; mso-height-rule: exactly;"><b style="mso-bidi-font-weight: normal;"><span style="FONT-SIZE: 14pt; FONT-FAMILY: 新宋體; mso-bidi-font-family: 宋體-18030;">第一天下午：<span lang="EN-US">
          

要下載EDA360展望論文，請訪問 http://www.eda360.com .

改變的必要性

雖然消費者對高級移動計算設備與其他高性能電子設備的需求非常驚人，這些產(chǎn)品的開發(fā)方式正在扼殺當今技術所能實現(xiàn)的創(chuàng)新。根據(jù)傳統(tǒng)的垂直分工式開發(fā)方法，首先開發(fā)的是硬件與操作系統(tǒng)（OS），然后添加應用程序。硬件與操作系統(tǒng)完全集成后，應用程序被限制于基本的軟硬件平臺之中。

此外，老牌的電子公司正受到新進企業(yè)的強力挑戰(zhàn)：他們正在改變游戲規(guī)則，注重創(chuàng)新與應用程序的差異化。如今這些新進企業(yè)要求半導體供應商提供“適宜應用程序”的平臺，硬件與軟件都要適合特定的應用，例如移動計算。EDA360在產(chǎn)業(yè)體系內直接應對這種轉型，提出了一種應用驅動式開發(fā)模式，硬件是為動態(tài)滿足應用程序的需要而設計和開發(fā)的。

“作為一家從事產(chǎn)業(yè)經(jīng)濟與技術轉型企業(yè)的創(chuàng)始人，我們?yōu)閿?shù)以百萬計的人群提供機遇，我一直都在觀察其他人的舉動，”O(jiān)ne Laptop per Child（每個兒童一臺筆記本電腦）公司創(chuàng)始人兼主席Nicholas Negroponte說。“Cadence擁有可能轉變微處理器產(chǎn)業(yè)乃至消費電子的經(jīng)濟和表現(xiàn)的愿景和模式。EDA360明確指出了一個值得關注的遠景。”

立即行動起來：Cadence拓展合作，推出支持EDA360的新產(chǎn)品

為支持該業(yè)界遠景，Cadence今天還公布了實現(xiàn)EDA360的初步舉措——擴展技術合作，推出新產(chǎn)品系列，促進該技術在設計中的廣泛采用，并開發(fā)創(chuàng)新設備。這些舉措包括：

系統(tǒng)實現(xiàn)的體系式方法

由于應用導向型系統(tǒng)設計讓用戶能夠解決極其復雜與困難的任務，沒有哪家公司能夠提供所有必要的工具完全整合系統(tǒng)的硬件與軟件組件。EDA360的一個關鍵原則是需要一個體系，能夠讓客戶在面臨當前與未來市場的必然挑戰(zhàn)時受益。作為EDA360條款中關于“系統(tǒng)實現(xiàn)”這一承諾的第一步，Cadence與Wind River今天宣布進行技術合作，目標是整合Cadence Incisive Software Extensions和Wind River的Simics虛擬平臺。在尚無硬件可用之前，這種合作方式預計可讓工程師在虛擬平臺上開發(fā)電子設計 ，并且提高系統(tǒng)工程師在規(guī)劃、管理、激勵、檢查與監(jiān)控不同軟硬件用例方面的效率。這種程度的合作對于提高系統(tǒng)級進度可預測性方面至關重要，同時可以降低風險，這是Cadence系統(tǒng)實現(xiàn)體系中未來多宗合作投資的第一步。

“電子產(chǎn)業(yè)需要適應新局勢才能繼續(xù)其過去30多年來的激進創(chuàng)新，”Wind River首席戰(zhàn)略官兼Simics部門總經(jīng)理Vincent Rerolle說。“一種合作型體系式方法，讓設計團隊能夠挑選最適合其特定需要的組件，這是實現(xiàn)開放式標準型解決方案的必要要求，能夠解決成本問題，將利潤最大化。Cadence系統(tǒng)型產(chǎn)品與Simics的結合為系統(tǒng)開發(fā)的所有方面提供了一個真實的虛擬平臺。”

Cadence驗證計算平臺

星期一，公司公布了業(yè)界第一個完全集成的高性能驗證計算平臺，名為Palladium XP，它在一個統(tǒng)一的驗證環(huán)境中集成了模擬、加速與仿真。這種高度可擴展的Palladium XP驗證計算平臺是為了支持下一代設計而開發(fā)的，讓設計與驗證團隊能夠更快地完善他們的軟硬件環(huán)境，在更短的時間內生產(chǎn)出更高質量的嵌入式系統(tǒng)。
Cadence? Palladium? XP 最高支持20億門的設計結構，提供的性能最高可達4MHz并支持最多512名用戶同時使用。該平臺還提供了獨特的系統(tǒng)級解決方案，包括低功耗分析與指標驅動式驗證。

Palladium XP驗證計算平臺為開發(fā)者提供了其設計的高保真描繪(high-fidelity representation)，讓他們能夠迅速而有把握地找到并修復錯誤，從而得到更高質量的IP、子系統(tǒng)、SoC和系統(tǒng)。設計團隊可以根據(jù)需要在可擴展的驗證環(huán)境中將模擬與加速和仿真進行“熱交換(hot-swap)”，這樣可以加快驗證過程，并且可以更早地測試嵌入式軟件，并且評估不同IP與系統(tǒng)架構的性能推斷。

“今天，半導體公司必須要同時擅長于軟硬件，而那些無法超越傳統(tǒng)由摩爾定律驅動的創(chuàng)新將會受到極大的沖擊，”Cadence總裁兼首席執(zhí)行官Lip-Bu Tan說。“EDA360是整個產(chǎn)業(yè)的行動倡議。我們的客戶正面臨陌生的、極其復雜的挑戰(zhàn)，我們必須合作以提供能確保成功的先進技術與解決方案。因此，Cadence將會執(zhí)行基于深厚客戶伙伴關系的EDA360戰(zhàn)略，以解決我們行業(yè)所面臨

Cadence OrCAD 16.0, 讓PCB的設計進入更細節(jié)階段。與PSpice結合可應用于在Allegro平臺上。此套組系為一完整涵蓋前端至后端、使用微軟視窗平臺的流程，可以供印刷電路板(PCB) 設計師透過工具整合與程式自動化改善生產(chǎn)力與縮段進入市場的時間。 Orcad Unison Suite 整合了四種新近加強型的產(chǎn)品，在單一套裝軟體當中即可提供設計師所需的所有工具。組合各項產(chǎn)品的本套組定價US$5,995 (參考用), 比分別購買單項產(chǎn)品可節(jié)省一半以上的費用。

OrCAD 16.0 包括供設計輸入的Orcad CaptureR ，供類比與混合訊號模擬用的 PSpiceR A/D Basics，供電路板設計的 Orcad LayoutR 以及供高密度電路板自動繞線的SPECCTRAR 4U。新加入的SPECCTRA，用以支援設計日益復雜的各種高速、高密度印刷電路板設計。SPECCTRA 提供設計師一種以形狀為基礎的，功能強大的繞線器，可在減少使用者介入情況下完成各種復雜設計。

該公司CadenceR PCB系統(tǒng)部們的策略行銷部副總裁Jamie Metcalfe表示"Cadence OrCAD Suite 10.5提供一些了不起的科技，而售價是個人工程師設計市場中每一位都能負擔得起的。藉著發(fā)行此一軟體，本公司為此一市場區(qū)隔中的價格/性能制定了新的標準"。

Cadence OrCAD Suite With PSpice V10.5新功能關鍵更新：

OrCAD Capture, 具有快捷、通用的設計輸入能力，使OrCAD Capture原理圖輸入系統(tǒng)成為全球范圍內廣受歡迎 的設計輸入工具。它針對設計一個新的模擬電路、修改現(xiàn)有的一個PCB的原理圖，或者繪制一個HDL模塊的方框 圖，都提供了你所需要的全部功能，并且可以迅速地驗證你的設計。OrCAD Capture作為設計輸入工具，它運行在PC平臺，用于FPGA、PCB和PSpice設計應用中。它是業(yè)界第一個真正基于Windows環(huán)境的原理圖輸入程序。Capture易于使用的功能和特點使其已經(jīng)成為了原理圖輸入的工業(yè)標準。

OrCAD PCB Editor, 聰明的布線環(huán)境, 方便的生產(chǎn)接口,OrCAD PCB Editor是OrCAD PCB Designer最主要和最強大的核心工具,也是由世界最先進的Cadence / Allegro電路板設計系統(tǒng)所研發(fā). OrCAD PCB Editor 是一個用來建立及繪制復雜多層的電路板設計平臺. 而可擴張的功能選項使他對于現(xiàn)今市面上的設計及生產(chǎn)需求都能夠和完全符合.并能安心面對未來的挑戰(zhàn)。

SPECCTRA for OrCAD , SPECCTRA 是市面上最先進的自動及手動布線軟件.他能夠與OrCAD PCB Editor充分結合, 您能將電路板甚至是線路圖上所定義的參數(shù)及設計宣告?zhèn)鲗е罶PECCTRA. 內建的自動布線軟件的可同時6 個訊號層走線而零件接點數(shù)不限, 如果你要的同時自動布線的層數(shù)較多,您可以用相當經(jīng)濟的價格升級到 其它的等級得到最大的效益。

PSpice A/D (included in OrCAD with PSpice v16.0) PSpice 是一個全功能的模擬與混合信號仿真器，它支持從高頻系統(tǒng)到低功耗IC設計的電路設計。PSpice的仿真工具已和 OrCAD Capture及Concept HDL電路編輯工具整合在一起，讓工程師方便地在單一的環(huán)境里建立設計、控制模擬及得到結果。
 

Cadence該公司在華盛頓瑞吉菲德的一位作印刷電路板試計的顧問 (產(chǎn)品上市前 作第二階段貝塔測) Kris Nelson認為"OrCAD 16.0中的四層板SPECCTRA 自動繞線器使我能夠解決了在中小型設計中在高密度高精度繞線時所面臨的問題。Orcad Layout 與 SPECCTRA之間一次按鍵即可操控的介面，可執(zhí)行雙向轉譯步驟的自動化步驟,確實省下我很多時間。 再加上此套組在各種工具之間提供完整的前、後(反)標注，使我再也不用為了想到作廢的電路板而難以入眠。"

::::::English Description::::::

The Cadence OrCAD product line includes affordable, high-performance PCB design tools that boost productivity for smaller design teams and individual PCB designers.To stay competitive in today’s market, engineers must take a design from engineering through manufacturing with shorter design cycles and faster time to market. To be successful, you need a set of powerful, intuitive, and integrated tools that work seamlessly across the entire design flow.

Cadence? OrCAD? personal productivity tools (including Cadence? PSpice?) have a long history of addressing these demands. Designed to boost productivity for smaller design teams and individual PCB designers, OrCAD PCB design suites grow with your needs and technology challenges. The powerful, tightly integrated PCB design suites include design capture, librarian tools, a PCB editor, an auto/interactive router, and optional analog and mixed-signal simulator.

The affordable, high-performance OrCAD product line is easily scalable with the full complement of Cadence? Allegro? PCB solutions.

The OrCAD product line is supported by a worldwide network of Cadence Channel Partners. For sales, technical support, and training inquiries please visit the global Cadence Channel Partner listing to find a partner in your region.To stay competitive in today’s market, engineers must take a design from engineering through manufacturing with shorter design cycles and faster time to market. To be successful, you need a set of powerful, intuitive, and integrated tools that work seamlessly from start to finish.

Cadence? OrCAD? personal productivity tools (including Cadence PSpice?) have along history of addressing these demands. Designed to boost productivity for smaller design teams and individual PCB designers, OrCAD PCB design suites grow with your needs and technology challenges. The powerful, tightly integrated PCB design suites include design capture, librarian tools, a PCB editor, an auto/interactive router, and optional analog and mixed-signal simulator. The affordable, high-performance OrCAD product line is easily scalable with the full complement of Cadence Allegro? PCB design technologies.

All OrCAD 16.0 products are now supported in Windows Vista? Enterprise.

New Cadence OrCAD and PSpice Bundle!
Cadence OrCAD EE Designer Plus

OrCAD EE Designer Plus provides powerful schematic entry and simulation in one premium package. This competitively priced, complete front-end design solution includes:

OrCAD Capture schematic entry, the world’s leading schematic capture tool
PSpice A/D for analog and mixed-signal simulation
PSpice advanced analysis capabilities—sensitivity analysis, optimization, Smoke (stress analysis), and Monte Carlo (yield analysis)—to automatically maximize the performance of circuits

For more information contact us at info@ema-eda.com or call 800-813-7494.

Cadence OrCAD Capture

Improved support for complex hierarchical designs, including better support for occurrence properties and externally referenced designs.
Support for placing and moving text and drawing objects on fine grid independent of connectivity objects
Enhancements to archiving adds an option to include PSpice models in the archive libraries which improves the performance of archived simulation profiles
Improved error messages and DRC engine
Cadence Help Online Documentation System replaces CDSDoc, providing faster invocation time, advanced search capabilities, and built-in viewing window
Usability enhancements and implementation of over 100 CCRs for improved quality and performance

Cadence OrCAD Capture CIS Option

Support for including mechanical parts and assemblies in standard component information system (CIS) Bill of Materials (BOM)
Better support for Japanese characters in CIS
Better BOM generation for non-English operating systems

Cadence PSpice A/D

Improved speed for power electronics designs, especially those using ABM if-then expressions, which will simulate up to 50x faster
CheckPoint Restart feature allows you to save the state of a transient simulation at specific times as CheckPoints. Prior to restarting, you can change component values, so if you’re not getting the results you want, you can tune your circuit without having to restart from the beginning. This is particularly useful for circuits that have a long startup time like a switch mode power supply. You can simulate once to reach steady state, tune the circuit to get the final result you want, and then simulate from the beginning to verify the full simulation. In this situation, CheckPoint Restart can be a significant time saver
Autoconvergence feature allows PSpice to automatically modify convergence options as necessary. This reduces the need for user interaction for problem circuits
Improved transient convergence. Adaptive iteration, improvements in the step time algorithm, and an improved switch model allow PSpice to converge on certain types of problem circuits
Run in resume mode accessible from graphical user interface (GUI)
Minimum step size recalculation
Usability enhancements
Tasks such as adding a trace, adding a plot, zooming the view, or adding a text label are now available using the right mouse button to display a context-sensitive menu in the Probe window
Probe window cursors now display X and Y coordinates on the status bar of the Probe window
Improved simulation speed for E and G device-based circuits
PSpice libraries have 120 new power devices. Updated vendor libraries include 290 new LED models
Cadence Help Online Documentation System replaces CDSDoc, providing faster invocation time, advanced search capabilities, and built-in viewing window

Cadence PSpice AA

PSpice Advanced Analysis support for legacy PSpice models. Traditional tolerance specifications can now be used by the Monte Carlo and Sensitivity tools. This includes the use of PDF custom distributions and device and lot tolerances

Cadence OrCAD PCB Designer (including OrCAD PCB Editor)

OrCAD Layout translator user interface opens from within OrCAD PCB Editor
Cadence Help Online Documentation System replaces CDSDoc, providing faster invocation time, advanced search capabilities, and built-in viewing window
Usability enhancements made within the display canvas and to the command structure
Redesigned color / visibility GUI
Enhancements made to the underlying graphics system, based on OpenGL graphics engine
Physical and spacing constraints incorporated in the Allegro constraint management system
Interactive and automatic controls for component fanout (pin escaping)
Context-sensitive editing paradigm built on selecting database objects first, followed by action command

Cadence OrCAD Layout

Cadence Help Online Documentation System replaces CDSDoc, providing faster invocation time, advanced search capabilities, and built-in viewing window
Support for GerbTool Version 15.0
Implementation of numerous CCRs for improved quality and performance

Please note: The OrCAD 16.0 upgrade will be provided without charge to all current OrCAD customers with active maintenance contracts. If you haven’t received your updated license file and CD by July 23, 2007, or if you have additional questions, please

下面是用戶共享的文件列表，安裝電驢后，您可以點擊這些文件名進行下載
Cadence.Allegro.PCB.Design.v16.2-SHooTERS.nfo 詳情	9.8KB
Cadence.Allegro.PCB.Design.v16.2-SHooTERS-CD1.iso 詳情	656.5MB
Cadence.Allegro.PCB.Design.v16.2-SHooTERS-CD2.iso 詳情	650.4MB
Cadence.Allegro.PCB.Design.v16.2-SHooTERS-CD3.iso 詳情	323.9MB
全選	1.6GB

語言：英語
網(wǎng)址：http://www.cadence.com/products/pcb/pcb_design/pages/default.aspx
類別：PCB設計


Cadence? 是世界上最大的電子設計技術和配套服務的 EDA 供貨商之一。Cadence? Allegro? 則是 Cadence 推出的先進 PCB 設計布線工具。 Allegro 提供了良好且交互的工作接口和強大完善的功能，和它前端產(chǎn)品 Capture 的結合，為當前高速、高密度、多層的復雜 PCB 設計布線提供了最完美解決方案。

Allegro 擁有完善的 Constraint 設定，用戶只須按要求設定好布線規(guī)則，在布線時不違反 DRC 就可以達到布線的設計要求，從而節(jié)約了煩瑣的人工檢查時間，提高了工作效率！更能夠定義最小線寬或線長等參數(shù)以符合當今高速電路板布線的種種需求。

軟件中的 Constraint Manger提供了簡潔明了的接口方便使用者設定和查看 Constraint 宣告。它與Cadence? OrCAD? Capture 的結合讓 E.E. 電子工程師在繪制線路圖時就能設定好規(guī)則數(shù)據(jù)，并能一起帶到Allegro工作環(huán)境中，自動在擺零件及布線時依照規(guī)則處理及檢查，而這些規(guī)則數(shù)據(jù)的經(jīng)驗值均可重復使用在相同性質的電路板設計上。

Allegro 除了上述的功能外，其強大的自動推擠 push 和貼線 hug 走線以及完善的自動修線功能更是給用戶提供極大的方便；強大的貼圖功能，可以提供多用戶同時處理一塊復雜板子，從而大大地提高了工作效率。或是利用選購的切圖功能將電路版切分成各個區(qū)塊，讓每個區(qū)塊各有專職的人同時進行設計 ，達到同份圖多人同時設計并能縮短時程的目的 。

用戶在布線時做過更名、聯(lián)機互換以及修改邏輯后，可以非常方便地回編到 Capture 線路圖中，線路圖修改后也可以非常方便地更新到 Allegro 中；用戶還可以在 Capture 與 Allegro 之間對對象的互相點選及修改。

對于業(yè)界所重視的銅箔的繪制和修改功能， Allegro 提供了簡單方便的內層分割功能，以及能夠對正負片內層的檢閱。對于鋪銅也可分動態(tài)銅或是靜態(tài)銅，以作為鋪大地或是走大電流之不同應用。動態(tài)銅的參數(shù)可以分成對所有銅、單一銅或單一對象的不同程度設定，以達到銅箔對各接點可設不同接續(xù)效果或間距值等要求，來配合因設計特性而有的特殊設定。

在輸出的部分，底片輸出功能包含 274D 、 274X 、 Barco DPF 、 MDA 以及直接輸出 ODB++ 等多樣化格式數(shù)據(jù)當然還支持生產(chǎn)所需的 Pick & Place 、NC Drill 和 Bare-Board Test 等等原始數(shù)據(jù)輸出。

Allegro 所提供的強大輸入輸出功能更是方便與其它相關軟件的溝通，例如 ADIVA 、 UGS(Fabmaster) 、 VALOR 、 Agilent ADS… 或是機構的 DXF 、 IDF……… 。

為了推廣整個先進 EDA 市場 ,Allegro 提供了 OrCAD Layout 、 PADS 、 P-CAD 等接口，讓想轉換 PCB Layout 軟件的使用者，對于舊有的圖檔能順利轉換至 Allegro 中。 Allegro 有著 操作方便，接口友好，功能強大，整合性好 等諸多優(yōu)點，是一家公司投資 EDA 軟件的理想選擇

全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司，今天宣布推出其最新版Cadence? Allegro? 與 OrCAD?印刷電路(PCB) 軟件，它擁有的全新功能與特性能夠提高PCB工程師的績效與效率。Allegro與OrCAD PCB Design 16.3版本為PCB工程師帶來了極大的新優(yōu)勢，包括改進終端產(chǎn)品小型化設計能力并減少原型機設計的反復次數(shù)，使得設計周期更具可預測性。

本版本包括一些新增功能和互連密度的改進，如剛柔布線，擴展的高密度互連（HDI）規(guī)則、PCB的三維（3D）顯示與RF電路的非對稱避讓。拓展的微孔疊層規(guī)則允許用戶創(chuàng)建極為復雜的HDI設計，而與柔性板輪廓吻合的多線式曲形總線布線會加快剛柔設計。此外，集成的3D PCB瀏覽器讓設計師可以看到元件與HDI微導孔內部，從而為機械設計團隊消除了不必要的迭代。Allegro PCB RF選件還通過使用一個或多個RF元件的非對稱避讓幫助工程師加快創(chuàng)建精確RF電路的速度。

“我們參與了16.3版本的多個階段的測試，對其印象非常深刻，” Kaleidescape Canada公司高級PCB設計師Vincent Di Lello說。“這個新版本的改良很好地解決了我們的小型化設計問題，我們期待著這個新版本發(fā)布后能夠盡快將其應用于我們的設計流程中。”

新版Allegro與OrCAD使用多階段預發(fā)布的方式確保內容與質量能夠符合客戶的需要。來自北美、歐洲、亞洲和日本的20多家客戶參與了多階段測試計劃。參與測試計劃的客戶與Cadence的合作伙伴包括NVIDIA、Emerson、Kaleidescape、Freedom CAD、NordCAD、FlowCAD、Graser與Tektronix。

16.3版本中還包含對OrCAD系列產(chǎn)品應用效率與可用性的一系列大幅改良。例如OrCAD Capture CIS如今提供了自動布線功能以迅速增加連線，還有全新的三維封裝顯示功能。OrCAD PCB Editor提供了三維查看與“翻板”設計/編輯以及單面PCB設計的跳線支持。OrCAD Signal Explorer有一個經(jīng)改良的用戶界面，有拖拽和復制粘貼功能，有前后關聯(lián)的右擊功能并支持本地IBIS模型。

可用性改進是新版Allegro PCB信號與電源完整性軟件的又一個重點，它提供了一個全新的用戶界面，并為預布線分析環(huán)境增加了疊層感知功能。通過對本地IBIS與SPICE模型包括Cadence Virtuoso? Spectre? 電路仿真模型的支持， I/O緩沖器建模標準也包含在其中。另外一個改進設計周期管理的地方是能夠用大量吉比特級信號快速掃描PCB，并且迅速確定應該在哪里進行詳細分析，信號會根據(jù)其信噪比進行排列。

“這個最新版Allegro有很多的改進，能夠解決剛性或剛柔設計上的小型化設計問題，”Freedom CAD首席運營官Scott Miller說。“作為一家設計服務公司，我們一直很有興趣提高我們設計師的效率和設計周期的可預測性。我們將會轉移到16.3版本，也推薦我們的客戶盡快轉移。”

該版本解決的另外一些重要問題是與部件數(shù)據(jù)管理有關。集成的ECAD、MCAD部件創(chuàng)建，生成與發(fā)布可以降低不必要的原型機出樣次數(shù)。這個新部件導入功能可以擴展預發(fā)布與臨時部件的管理與通知，縮短設計周期。此外，工程師可以通過使用批準的與推薦的部件替換原來的部件來實現(xiàn)自動部件更新，也可以通過廢棄部件跟蹤以確保產(chǎn)品的質量。

Allegro與OrCAD PCB Design 16.3版將于2009年12月初開始向客戶提供下載。

二、用Design Entry CIS(Capture)設計原理圖
  進入Design Entry CIS Studio
    設置操作環(huán)境OptionsPreferencses:
      顏色：colors/Print
      格子：Grid Display
      雜項：Miscellaneous
      .........常取默認值
    配置設計圖紙：
      設定模板：OptionsDesign Template:（應用于新圖）      
      設定當前圖紙OptionsSchematic Page Properities 
  創(chuàng)建新設計 
    創(chuàng)建元件及元件庫
      FileNewLibrary(...Labrary1.OLB) 
      DesignNew Part...(New Part Properties)
        Parts per 1/2/..(封裝下元件的個數(shù))
        Pakage Type:（只有一個元件時，不起作用）
          Homogeneous:復合封裝元件中（多個元件圖組成時）每個元件圖都一樣（default適用于標準邏輯）
          Heterogeneous:復合封裝元件（多個元件圖組成時）中使用不一樣的元件圖(較適用于大元件)
            一個封裝下多個元件圖，以View ext part(previous part)切換視圖
        Part Numbering:
            Alphabetic/numeric
        Place(PIN...Rectangle)      
      建立項目FileNewProject
        Schematic ew page (可以多張圖：
          單層次電路圖間，以相同名稱的“電路端口連接器”off-page connector連接
          層次式電路圖：以方塊圖（層次塊Hierarchical Block...）來代替實際電路的電路圖，以相同名稱Port的配對內層電路，內層電路之間可以多張，同單層連接
      繪制原理圖
        放置元器件：Place
          元件：Part（來自Libraries,先要添加庫）
          電源和地（power gnd）
        連接線路
          wire
          bus：與wire之間必須以支線連接，并以網(wǎng)標(net alias)對應（wire:D0，D1....D7;bus:D[0..7]）
            數(shù)據(jù)總線和數(shù)據(jù)總線的引出線必須定義net alias
        修改元件序號和元件值
      創(chuàng)建分級模塊（多張電路圖）
        平坦式（單層次）電路：各電路之間信號連接，以相同名稱的off-page connector連接
        層次式電路圖：以方塊圖（層次塊Hierarchical Block...）來代替實際電路的電路圖，以相同名稱Port的配對內層電路，內層電路之間可以多張，同單層連接 
      標題欄處理：
        一般已有標題欄，添加：PlaceTitle Block（）
    PCB層預處理
      元件的屬性
        編輯元件屬性
          在導入PCB之前，必須正確填寫元件的封裝（PCB Footprint） 
        參數(shù)整體賦值（框住多個元件，然后Edit Properties）
        分類屬性編輯
          Edit PropertiesNew ColumnClass:IC(IC,IO,Discrete三類，在PCB中分類放置)
        放置定義房間（Room）                  
          Edit PropertiesNew ColumnRoom
      添加文本和圖像
        添加文本、位圖（Place...）
      原理圖繪制的后續(xù)處理（切換到項目管理器窗口，選中*.DSN文件，然后進行后處理————DRC檢查、生成網(wǎng)表及元器件清單）
        設計規(guī)則檢查（ToolsDesign Rules Check...）      
          Design Rules Check
            scope(范圍):entire（全部）/selection（所選）
            Mode(模式)：
              occurences(事件：在同一繪圖頁內同一實體出現(xiàn)多次的實體電路）
              instance(實體：繪圖頁內的元件符號)
                如一復雜層次電路，某子方塊電路重復使用3次，就形成3次事件；子方塊電路內本身的元件則是實體。
            Action（動作）：check design rules/delete DRC    
            Report（報告）：
              Create DRC markers for warn(在錯誤之處放置警告標記)
              Check hierarchical port connection(層次式端口連接)
              Check off-page connector connection(平坦式端口連接)
              Report identical part referenves(檢查重復的元件序號)
              Report invalid package (檢查無效的封裝)
              Report hierarchical ports and off-page connector(列出port和off-page 連接)
              Check unconnected net
              Check SDT compatible
              Report all net names
              View output
          ERC Matrix
        元件自動編號（ToolsAnnotate）
          scope：Update entire design/selection
          Action；
            Incremental/unconfitional reference update
            reset part reference to "?"
            Add/delete Intersheet Reference（在分頁圖紙的端口的序號加上/刪除圖紙的編號）
          Combined property
          Reset reference numbers to begin at 1 each page
          Do not change the page number      
        自動更新器件或網(wǎng)絡的屬性（ToolsUpdate Properties...）
          scope：Update entire design/selection  
          Action：
            use case inseneitive compares
            convert the update property to uppercase
            ynconditionally update the property
            Do not change updated properties visibility 
   

Cadence表示，典型高速板設計中受約束線網(wǎng)的數(shù)量已經(jīng)從占總線網(wǎng)的25%激增到75%以上。設計隊伍中SI工程師的任務是分析這些線網(wǎng)。但是， 隨著需要分析的板上線網(wǎng)數(shù)量及新芯片復雜性的快速增加，這種任務也在快速增加。由于允許電氣工程師無需依賴SI工程師分析所有受約束線網(wǎng)即可開發(fā)并管理其設計中的約束，因此SPECCTRAQuest EE支持的新的設計方法，提高了設計隊伍的效率，降低對任務繁重的SI工程師的依賴，通過使電氣工程師能夠開發(fā)和管理他們設計中的電氣規(guī)則而不需依靠SI工程師分析所有需要規(guī)則約束的網(wǎng)絡，將能夠很好地控制附加成本。

據(jù)介紹，現(xiàn)在設計團隊必須確定受約束的網(wǎng)點并把它們分成兩組：設計循環(huán)所必需且需要SI快速驗證的網(wǎng)點，以及不重要的、無需驗證的網(wǎng)點。這種實踐通常意味著要么過渡約束那些不太重要的網(wǎng)點，要么根本不進行控制，因此會提高電路板的成本。當通過這種方式管理關鍵網(wǎng)點時，電路板出故障的風險會增加，從而造成不可避免的昂貴的重復流片。SPECCTRAQuest EE使電氣工程師能夠確定前端不太關鍵的網(wǎng)點的最佳約束，同時SI工程師也能夠把注意力集中到新的芯片組和非常關鍵的網(wǎng)點，從而節(jié)省時間和資金。

SPECCTRAQuest EE作為仿真工具包，包含了分級約束管理器(Constraint Manager)及SigXplorer圖形化拓撲，另外還與完整的Cadence約束驅動的高速設計流程緊密集成，其包含用于高速設計及分析的SPECCTRAQuest SI Expert、用于圖形輸入的Concept HDL、用于布線的Allegro、用于自動布線的SPECCTRA、以及用于定義、管理和驗證整個流程中約束的Constraint Manager。采用SigXplorer的電氣工程師和SI工程師可以實時共享約束模板，包括用于主動、動態(tài)協(xié)作的復雜拓撲開發(fā)，分析。SPECCTRAQuest EE還為電氣工程師提供新的SI分析方法指南，使他們能夠快速開始約束開發(fā)。

Cadence公布了Virtuoso Multi-Mode Simulation(MMSIM)的6.2版，在共享許可權安排下納入了Spice、Fast Spice、RF和混合信號仿真器。該方案承諾具有通用的網(wǎng)表和模型集成數(shù)據(jù)庫，允許設計師從一種仿真引擎切換到另一種，不會產(chǎn)生兼容性問題或編譯問題。

Virtuoso MMSIM套件內的仿真器據(jù)稱也得到很大增強。例如，Spectre電路仿真器添加了優(yōu)化引擎，比傳統(tǒng)的Spice仿真器性能改進3倍，而且增強的Monte Carlo分析也減少了10倍的仿真。

Spectre XL添加了面向RF電路的增強型頻域多速率諧波平衡引擎；面向非線性電路的時域“shooting”算法；用于噪音和抖動分析的新流程；以及集成的模擬、RF和IC仿真功能。

新版本承諾縮短有大量差分信號的設計開發(fā)時間達60%。新版Allegro平臺預計6月發(fā)布。

本版本包括一些新增功能和互連密度的改進，如剛柔布線，擴展的高密度互連（HDI）規(guī)則、PCB的三維（3D）顯示與RF電路的非對稱避讓。拓展的微孔疊層規(guī)則允許用戶創(chuàng)建極為復雜的HDI設計，而與柔性板輪廓吻合的多線式曲形總線布線會加快剛柔設計。此外，集成的3D PCB瀏覽器讓設計師可以看到元件與HDI微導孔內部，從而為機械設計團隊消除了不必要的迭代。Allegro PCB RF選件還通過使用一個或多個RF元件的非對稱避讓幫助工程師加快創(chuàng)建精確RF電路的速度。

“我們參與了16.3版本的多個階段的測試，對其印象非常深刻，” Kaleidescape Canada公司高級PCB設計師Vincent Di Lello說。“這個新版本的改良很好地解決了我們的小型化設計問題，我們期待著這個新版本發(fā)布后能夠盡快將其應用于我們的設計流程中。”

新版Allegro與OrCAD使用多階段預發(fā)布的方式確保內容與質量能夠符合客戶的需要。來自北美、歐洲、亞洲和日本的20多家客戶參與了多階段測試計劃。參與測試計劃的客戶與Cadence的合作伙伴包括NVIDIA、Emerson、Kaleidescape、Freedom CAD、NordCAD、FlowCAD、Graser與Tektronix。

16.3版本中還包含對OrCAD系列產(chǎn)品應用效率與可用性的一系列大幅改良。例如OrCAD Capture CIS如今提供了自動布線功能以迅速增加連線，還有全新的三維封裝顯示功能。OrCAD PCB Editor提供了三維查看與“翻板”設計/編輯以及單面PCB設計的跳線支持。OrCAD Signal Explorer有一個經(jīng)改良的用戶界面，有拖拽和復制粘貼功能，有前后關聯(lián)的右擊功能并支持本地IBIS模型。

可用性改進是新版Allegro PCB信號與電源完整性軟件的又一個重點，它提供了一個全新的用戶界面，并為預布線分析環(huán)境增加了疊層感知功能。通過對本地IBIS與SPICE模型包括Cadence Virtuoso? Spectre? 電路仿真模型的支持， I/O緩沖器建模標準也包含在其中。另外一個改進設計周期管理的地方是能夠用大量吉比特級信號快速掃描PCB，并且迅速確定應該在哪里進行詳細分析，信號會根據(jù)其信噪比進行排列。

“這個最新版Allegro有很多的改進，能夠解決剛性或剛柔設計上的小型化設計問題，”Freedom CAD首席運營官Scott Miller說。“作為一家設計服務公司，我們一直很有興趣提高我們設計師的效率和設計周期的可預測性。我們將會轉移到16.3版本，也推薦我們的客戶盡快轉移。”

該版本解決的另外一些重要問題是與部件數(shù)據(jù)管理有關。集成的ECAD、MCAD部件創(chuàng)建，生成與發(fā)布可以降低不必要的原型機出樣次數(shù)。這個新部件導入功能可以擴展預發(fā)布與臨時部件的管理與通知，縮短設計周期。此外，工程師可以通過使用批準的與推薦的部件替換原來的部件來實現(xiàn)自動部件更新，也可以通過廢棄部件跟蹤以確保產(chǎn)品的質量。

Allegro與OrCAD PCB Design 16.3版將于2009年12月初開始向客戶提供下載。

都面臨著如何將手頭的Protel設計移植到Cadence PCB設計軟件中的問題。

　　在這個過程當中碰到的問題大致可分為兩種：一是設計不很復雜，設計師只想借助Cadence CCT的強大自動布線功能完成布線工作；二是設計復雜，設計師需要借助信噪分析工具來對設計進行信噪仿真，

設置線網(wǎng)的布線拓撲結構等工作。

　　對于第一種情況，要做的轉化工作比較簡單，可以使用Protel或Cadence提供的Protel到CCT的轉換工具來完成這一工作。對于第二種情況，要做的工作相對復雜一些，下面將這種轉化的方法作一簡單的介紹。

　　Cadence信噪分析工具的分析對象是Cadence Allegro的brd文件，而Allegro可以讀入合乎其要求的第三方網(wǎng)表，Protel輸出的Telexis格式的網(wǎng)表滿足Allegro對第三方網(wǎng)表的要求，這樣就可以將Protel文件注入Allegro。

　　這里有兩點請讀者注意。首先，Allegro第三方網(wǎng)表在$PACKAGE段不允許有“.”；其次，在Protel中，我們用BasName[0:N]的形式表示總線，用BasName[x]表示總線中的一根信號，Allegro第三方網(wǎng)表中總線中的一根信號的表示形式為Bas NameX，讀者可以通過直接修改Protel輸出的Telesis網(wǎng)表的方法解決這些問題。

　　Allegro在注入第三方網(wǎng)表時還需要每種類型器件的設備描述文件Device.txt文件，它的格式如下：

Package: package type

Class: classtype

Pincount: total pinnumber

Pinused: ...

　　其中常用的是PACKAGE，CLASS，PINCOUNT這幾項。PACKAGE描述了器件的封裝，但Allegro在注入網(wǎng)表時會用網(wǎng)表中的PACKAGE項而忽略設備描述文件中的這一項。CLASS確定器件的類型，以便信噪分折，Cadence將器件分為IC,IO，DISCRETE三類。PINCOUNT說明器件的管腳數(shù)目。對于大多數(shù)器件，Device.txt文件中包含有這三項就足夠了。

　　有了第三方網(wǎng)表和設備描述文件，我們就可以將Protel中原理圖設計以網(wǎng)表的形式代入到Cadence PCB設計軟件中，接下來，設計師就可以借助Cadence PCB軟件在高速高密度PCB設計方面的強大功能完成自己的設計。

   由Taray公司開發(fā)，Cadencer的客戶可通過原始設備供應商（OEM）協(xié)議獲得，這一獨一無二的聯(lián)合解決方案提供了優(yōu)化的correct-by-constructionFPGA引腳分配，它可使PCB布線過程中減少引腳優(yōu)化迭代次數(shù)，同時減少將FPGA整合PCB設計所需的層數(shù)。Allegro FPGA System Planner通過FPGA引腳自動分配，還縮短了公司應用FPGA在PCB系統(tǒng)上模擬ASIC的時間。